北京时间2025年4月15日，AMD正式宣布其第六代EPYC"Venice"处理器完成核心复合芯片（CCD）流片，成为全球首个采用台积电2纳米（N2）制程技术的高性能计算（HPC）产品。该处理器基于Zen 6微架构，预计2026年上市，将数据中心芯片的制程工艺推进至全新维度。
此次流片的Venice CCD采用台积电N2工艺，这是台积电首个基于全环绕栅极（GAA）纳米片晶体管的量产技术。与N3工艺相比，N2在恒定电压下可实现15%性能提升或24%-35%功耗降低，晶体管密度提升1.15倍。值得注意的是，AMD此次抢在传统首发客户苹果之前率先完成2nm芯片流片，打破台积电新工艺首发惯例。
苏姿丰博士在台北与台积电魏哲家博士共同展示Venice CCD时强调，双方研发团队通过NanoFlex设计协同优化框架，将GAA晶体管优势转化为实际性能突破。这技术突破背后是AMD与台积电历时18个月的联合攻关，涵盖从晶体管级模拟到封装测试的全流程验证。
Venice处理器的量产将依托台积电亚利桑那Fab 21工厂，该厂已成功验证第五代EPYC处理器芯片。这意味着AMD成为首个在美实现先进制程量产的HPC厂商，其供应链本土化战略取得实质性进展。与此同时，英特尔基于18A工艺的至强Clearwater Forest处理器因良率问题推迟至2026年，AMD在先进制程竞赛中已占据先机。
尽管具体规格尚未披露，但技术路线图显示Zen 6架构将采用混合多核设计，集成标准Zen6核心与Zen6c能效核心。这种架构创新结合N2工艺，预计单插槽处理器核心数将突破256核，浮点运算性能较Zen5提升40%以上。对于数据中心客户而言，这意味着单机柜算力密度可提升3倍，而功耗预算保持不变。
台积电方面透露，N2工艺的纳米片宽度可调特性（NanoFlex）为AMD提供了15种标准单元高度选择，使得Venice CCD在时钟树优化和功耗分布上达到新高度。这种设计自由度配合2nm工艺的背面供电方案，使信号传输延迟降低30%，为未来3D堆叠芯片奠定基础。
在行业层面，此次突破验证了GAA晶体管在HPC领域的可行性。三星3nm GAA工艺良率长期徘徊在50%以下，而台积电N2初始良率已达75%，为2nm工艺大规模量产扫清障碍。随着AMD完成流片验证，英伟达、谷歌等HPC客户已加速N2工艺适配，全球半导体产业正式进入2nm时代。
值得关注的是，Venice处理器的封装技术同样革新。基于台积电CoWoS-L封装方案，单个处理器可集成12个CCD和8个IOD，通过硅中介层实现3.2TB/s的超高互连带宽。这种设计使得CPU与GPU/FPGA的协同运算延迟降至10ns级，为实时AI推理创造硬件条件。
AMD同步披露的供应链数据显示，Venice处理器的晶圆生产周期较5nm工艺缩短20%，台积电N2工艺的缺陷密度控制在0.01/cm²以内。结合美国本土化生产的成本优势，Venice的单位算力成本有望降低28%，这对大规模数据中心部署具有决定性意义。
随着2026年量产节点临近，AMD已启动Venice平台的生态系统认证。主要云服务商反馈显示，基于Venice的实例在容器启动速度和内存带宽上分别提升60%和45%，冷数据存储能耗可降低75%。